
`include "defines.v"

module id (
    input  wire          rst,

    input  wire [31 : 0] inst,

    output reg  [4 :  0] op,
    output reg  [2 :  0] f3,
    output reg           f7,
    output reg  [4 :  0] rs1,
    output reg  [4 :  0] rs2,
    output reg  [4 :  0] rd
);


    assign op  = (rst) ? 5'b0 : inst[6  :  2];
    assign f3  = (rst) ? 3'b0 : inst[14 : 12];
    assign f7  = (rst) ? 1'b0 : inst[30]; 
    assign rs1 = (rst) ? 5'b0 : inst[19 : 15];
    assign rs2 = (rst) ? 5'b0 : inst[24 : 20];
    assign rd  = (rst) ? 5'b0 : inst[11 :  7];

    
endmodule
